CMOS 用の多結晶シリコン PhC キャビティ

Scientific Reports volume 12、記事番号: 17097 (2022) この記事を引用

1287 アクセス

15 オルトメトリック

メトリクスの詳細

この研究では、光相互接続アプリケーションに蒸着多結晶シリコン (poly:Si) を使用したフロントエンド・オブ・ライン統合 (FEOL) と互換性のあるオンチップ 2D および 3D フォトニクス統合ソリューションを紹介します。ここでは、バルクシリコンウェーハ上に堆積されたシリコンの統合について、そのすべての処理ステップと構成について説明します。さらに、堆積されたシリコン高 Q フォトニック結晶 (PhC) 共振器の結果が示されており、この材料上にパターン化された光共振器を次世代の 2D および 3D 集積光相互接続に使用できる可能性が実証されています。

CPU レベルでのフォトニクスの必要性は近年大幅に高まっています。最近のトランジスタのサイズの縮小（2 nm ノード相当の 333.33 MTr/mm21,2 まで減少し、2029 年には 1 nm ノードになると予測されています 3）、これはトランジスタ密度の増加につながり、フローティングノードの数が急速に増加しています。プロセッサが実行できるポイント演算 (FLOP) は、2007 年の 1 TFLOP から 2015 年の 7.2 TFLOP、そして 2022 年には 96.8 TFLOP になると予測されています。さらに、1 バイト/FLOP という最適なプロセッサアーキテクチャ比を維持するために、チップ I/O帯域幅は、数百 Tb/s1 を超える継続的なスケーリングが必要です。ただし、チップ面積は製造歩留まりとコストにより現在のサイズに制限されており、信号ピン数の増加が非常に遅いことが明らかであり、チップのパッケージング能力が大幅に制限されています。したがって、現在の帯域幅需要には、2029 年までにオフチップクロックを 65 GHz 以上に増やすことによってのみ対応できる4。同時に、オンチップの熱放散により、チップの最大消費電力は 300 W2 に制限され、オフチップのエネルギーバジェットも削減する必要があります。 -チップ通信は数千から数十 fJ/ビット。これらの帯域幅とエネルギー要件の結果として、既存の電気リンクの代わりに光相互接続を電子チップ上に実装する必要があります。従来のオプティクスとエレクトロニクスのパッケージング手法には、エレクトロニクス上の光リンクのチップボンディングが含まれますが、それでもフリップチップ信号 I/O のピッチによって帯域幅が制限されます。このアプローチでは、帯域幅密度のボトルネックを引き起こすだけでなく、光コンポーネントと電子コンポーネントの両方のパフォーマンスに影響を与える寄生電気が明らかになります。もう 1 つの有望な統合アプローチは、シリコンフォトニック回路のモノリシックフロントエンド統合で構成されます。これには、シングルチップ上の結晶シリコンの同じ SOI 層に光コンポーネントと電子コンポーネントを実現することが含まれ、フォトニクスとエレクトロニクスの非常にコンパクトな統合が実現されます。、帯域幅密度を最大化し、寄生効果を低減します。しかし、SOI はバルク Si ウェーハに比べてコストが高いことに加えて、このアプローチはエレクトロニクスの性能を大きく妨げます。通信波長では、フォトニック導波路内の低損失の光閉じ込めには少なくとも 1 μm の厚さの埋め込み酸化物が必要ですが、SOI トランジスタでは非常に厚い埋め込み酸化物が必要となるからです。熱放散と静電気効果のための薄い埋め込み酸化物 (100 nm 以下)。厚い埋め込み酸化物は、トランジスタのゲート長が 100 nm より長くなければならないことを意味し、トランジスタ密度が減少する 6,7 ため、プロセッサのパフォーマンスとスケーラビリティが大幅に制限されます。バルク Si8、9、10 および薄い SOI 基板 11、12 上の導波路のフロントエンド集積化にもある程度の努力が向けられていますが、これらの技術には常にシリコンエレクトロニクス層の修正を伴う製造ステップが含まれます。モノリシックバックエンド統合 13 と呼ばれる別の統合アプローチには、エレクトロニクス層とは異なる平面上でフォトニックコンポーネントを実現することが含まれ、フロントエンドプロセスと同様の高い帯域幅密度を提供しますが、最適化された製造を維持する可能性が追加されています。フロントエンドの統合要件とは反対に、トランジスタ層は変更されません。標準の結晶シリコンは標準の CMOS 技術では堆積できず、結晶シードがすでに存在する場合、またはドナー c:Si ウェーハから別のウェーハに転写された場合にのみエピタキシャル成長 14 によってのみ形成されるため、フォトニック層には通常、さまざまな相および形態で堆積されたシリコンが含まれます。 SOI の場合と同様に、イオン注入とウェーハ接合 15、16 を通じてターゲットウェーハを形成します。フォトニクス用に堆積されたシリコン材料は、窒化シリコン (SiN)、アモルファスシリコン (a:Si)、そして最近では多結晶シリコン (poly:Si) の形態を取ることができます。これらの堆積材料の光学特性の最適化にも関わらず、SiN および a:Si プラットフォームは、電気光学変調やスイッチングに通常必要とされるものとは対照的に、アモルファス原子構造により本質的に劣った電気特性 (低い実効キャリア移動度) を示します。、および光検出。逆に、蒸着ポリ:Si はフロントエンド統合と互換性があり、単結晶シリコンと同様の電気的特性を特徴としており、完全に統合可能で非常に効率的な光電子部品にこの材料を使用する可能性が解き放たれます。しかし、蒸着されたポリ:Si は通常、高い表面粗さと多数の粒界を示し、主に散乱メカニズムによりフォトニックコンポーネントの光学性能に大きな影響を与えます。さらに、報告されているポリ:Si 層のほとんどすべては、17、18、19、20、21、22 に示すように、高温の堆積、アニーリング、および後処理 (通常、T ≥ 900 °C) を必要としました。この温度範囲はバックエンドの製造プロセスと互換性がなく、電子ドーピングの拡散につながるため、垂直統合には使用できません。この研究では、FEOL 互換のオンチップ統合光インターコネクト (BEOL 統合との完全な互換性を維持することに加えて) に使用される高品質の PhC 共振器を開発するために、レーザーアニーリングおよび化学機械平坦化プロセスを通じて堆積した Poly:Si プラットフォームを最適化します。この研究では、バルク Si ウェーハにネストされた厚い SiO2 アイランド上に滑らかな Poly:Si も作成します。ウェーハ上に作成されたpoly:Si領域は、ウェーハの残りの部分の高性能トランジスタへの適合性を損なうことなく、フォトニクスに適しています。フォトニック結晶によってもたらされる光物質相互作用の強化により、ウェーハ面積のごく一部のみを消費する高性能フォトニクスを作成することが可能になります。

原稿は次のマクロセクションに分かれています。

ポリ:Si の堆積、アニーリング、表面平坦化の最適化、

バルクシリコンウェーハ上に堆積されたポリ：Si アイランドを統合し、

ポリ:Si 上の高 Q の PhC 共振器の開発。

堆積シリコンは、3D 統合シリコンフォトニクスにとって最も重要なソリューションの 1 つです。しかし、非晶質および多結晶の両方の材料は、堆積したままの材料で発生する吸収および粗さ散乱機構により、光学的品質が劣ります。集積フォトニクス用途での採用には、アモルファス形態のシリコンのダングリングボンドによる線形吸収と、多結晶形態の表面および粒界の粗さによる光散乱に関連する固有の材料損失を低減するための、慎重な材料処理技術が必要です。 a:Si の場合、水素注入、S-H 結合の形成によるシリコンのダングリングボンドからの通信波長での吸収を消光することにより、損失を大幅に低減できます25。さらに、Poly:Si は主にその微結晶の性質に関連して光学性能が低く、堆積したアモルファス材料からの結晶化中に多くの異なる結晶ドメイン、粒子 (図 1a) が形成されます。単結晶シリコンのような光学特性がこれらの粒子の内部を特徴づけますが、粒子ごとに結晶面の配向が異なるため、粒子間に物理的な粗い境界が形成され、散乱による光の伝播が妨げられます。これらの粒界は、未処理のポリ:Si の高い表面粗さの原因でもあり、ポリ:Si プラットフォーム上の光の伝播損失を支配します 26。このため、化学機械平坦化 (CMP) やレーザーアニーリング (27、28、29、30) など、材料の粗さと粒度分布を最適化するための専用の CMOS 互換技術が開発され、ポリシリコンの製造に利用されました。 :この研究で説明するフォトニクスアプリケーション用のSi基板。

(a) 単結晶、アモルファス、および多結晶シリコンの原子配列の概略図、(b) レーザーアニーリングプロセスの概略図、(c) CMP プロセスの概略図 (上面図)、(d) CMP プロセスの概略図 (側面図) 。

レーザーアニーリングとCMPプロセスの概略図をそれぞれ図1b、c、dに示します。このセクションでは、PhC キャビティが設計されたポリ:Si 基板の製造について詳細に説明します。基板の製造は CEA-Leti (フランス、グルノーブル) で実施された 2 つの異なる実行で構成され、最初の実行では 300 mm ウェーハ上の CMP プロセスの最適化に焦点を当てました (最初に a:Si を堆積し、次にポリシリコンにアニールしました) :Si - 図 2a)、2 つ目は、実際のフォトニックコンポーネントが開発されるバルクシリコンに入れ子になった SiO2 アイランド上のレーザーアニールされたポリ:Si を備えた基板の製造に焦点を当てました (図 2b)。ポリ:Si アイランドは 10 ～ 1000 µm2 の範囲の異なるサイズを持っていたため、垂直結合構成のハイブリッド外部共振器レーザー (HECL) の波長選択ミラーとして使用される 1 つまたは複数のフォトニック結晶共振器を収容することができました 31,32。 Poly:Si の光学性能は、散乱損失を支配する表面粗さに強く依存するため、フォトニックコンポーネントが優れた性能を発揮できるようにするには、CMP プロセスを最適化して、理想的にはサブ nm 範囲の最高の表面平滑性を達成する必要がありました。少なくとも 103 の範囲の Q ファクターを測定しました (たとえば、33 に見られるように、シングルモード PhC ベースのレーザーを得るために必要な最小値)。光学アプリケーション向けの基板製造と最適化は、300 mm シリコンウェーハ上にプラズマ物理蒸着 (PECVD) を使用して 2.1 μm の SiO2 を蒸着することから始まりました。続いて、低温 (\(T=350\,^\circ \mathrm{C}\)) PECVD によって厚さ 450 nm のアモルファスシリコンの層がウェーハ上に堆積されました。 CMP プロセスではウェーハの研磨中に材料のかなりの部分が除去されるため、堆積された a:Si 層の厚さは最終目標の 220 nm よりも厚くなりました。

2 つの構成における Poly:Si 基板の概略図: (a) CMP プロセス最適化のために PECVD SiO2 上に堆積された熱アニール済みの Poly:Si、および (b) ポリの製造のためにバルクシリコンウェーハにネストされた SiO2 アイランド上の Poly:Si :Si光共振器。

最初の実行で堆積された a:Si ウェーハは熱アニールされて Poly:Si を形成し、CMP プロセスの最適化に使用されました。一方、2 回目の実行で堆積された SiO2 アイランド上の a:Si は、 \(T=450\,^\circ \mathrm{C}\) でウェーハを処理し、Leti でのポリ:Si 粒子の成長を促進します。これらのレーザーアニーリングステップによって得られたポリ：Si は、数十から数百 µm2 の範囲の粒径を示しました。レーザーアニーリング後のポリ：Si の粒径の成長は、図 3 の SEM 画像から明らかです。この粒径分布は、PhC キャビティ全体が 1 つの単一粒子に含まれるため、複数の粒界との光学的相互作用を回避できるため望ましいものです。 PhC 内では散乱損失が増加します。

Poly:Si 基板の SEM 画像: (a) レーザーアニール前 (a:Si)、(b) 700 mJ のエネルギーで 4 回のレーザーショット後、および (c) 1100 mJ のエネルギーで 4 回のレーザーショット後。レーザーアニーリングに関連した粒子成長によるポリ:Si 表面の改質。

最初の実行で CMP によって研磨された 300 mm ウェーハの平均表面粗さは \(\{{R}_{a}=0.101 \mathrm{nm}, {R}_{q}=0.049 \mathrm{nm} でした\}\) 良好な表面均一性 (中心エッジ変動 \(<\hspace{0.17em}\)15 nm) を備え、得られた最終ポリ:Si 層の厚さは \(250\pm 30\) の範囲内でした。んー。

Poly:Si アイランド (図 2b の構成) の製造ワークフローは、領域選択的なエッチングと材料の堆積が必要なため、図 2a の基板の製造ワークフローよりも複雑です。次に、最終的なフォトニックコンポーネント (DA および L3 PhC キャビティ) をポリ:Si アイランド上にパターン化し、測定しました。 SiO2 アイランド上にパターン化された PhC キャビティのポリ:Si の製造プロセスのワークフロー全体を図 4 の概略図に示します。

バルク Si ウェーハにネストされた SiO2 アイランド上のポリ:Si の製造ワークフロー: (a) Si3N4 のハードマスクが堆積され、Deep-UV リソグラフィーステップを使用してアイランドとして使用される長方形を露出します。(b) シリコンのプラズマエッチングハードマスクとバルクSi、(c) SiO2のPECVD、(d) SiO2の平坦化、(e) a:Siの低温PECVD、(f) ポリ:Siへのレーザーアニール、(g) のCMPポリ：Si、(h) PhC キャビティの電子ビームリソグラフィー、および (i) それらのドライエッチング。

300 mm のバルクシリコンウェーハから始めて、厚さ 60 nm の Si3N4 ハードマスクがプラズマ化学蒸着 (PECVD) によって堆積され、その上に 1 μm の S1813 フォトレジスト層がスピンコーティングされます。ディープ UV リソグラフィーステップを実行して、アイランドを定義するさまざまなサイズの長方形領域を露光します (図 4a)。まず、Si3N4 マスクとバルク Si に対して SF6:CHF3 化学反応による二重反応性イオンエッチング (RIE) ステップを実行し、1 μm を超えるエッチング深さを達成します (図 4b)。PECVD によって SiO2 上に 1.4 μm の厚さの層が堆積されます (図 4b)。図4c)。次に、標準的な酸化物 CMP によって SiO2 を平坦化し（図 4d）、堆積したシリコンで充填される平坦な酸化物充填トレンチを実現します。低温（T = 350°C）PECVDステップを使用して450 nmのa:Siを堆積し（図4e）、その後、基板を\（Tに維持しながら、パルスエキシマレーザー源を介してアニールされてpoly:Siになります） =450\,^\circ \mathrm{C}\) により、最大数十μm2までの粒子成長が促進されます（図4f）。次に、新しく開発されたpoly:Si CMPプロセスを実行して、poly:Siアイランドを目標の厚さ\(260\pm 40\) nmとサブnmの表面粗さまで平坦化および研磨します（図4g）。 AFMおよびSEMによる基板の検査により表面の均一性と最終的なポリ：Siの厚さを検証した後、厚さ500 nmのZEP 520Aレジスト層をウェーハ上にスピンコートし、特別に設計されたPhCキャビティをその上に露出させました（図4h）。 100 kV システム (Elionix ELX100) を使用した電子ビームリソグラフィー (EBL) により、フォトニックコンポーネントを Poly:Si アイランドに確実に位置合わせします。最後に、N2:Cl2化学反応における誘導結合プラズマ(ICP)エッチングにより、パターンがpoly:Si上に転写されました(図4i)。最終的なポリ:Si 層の特性と CMP プロセス時間の詳細を表 1 に示します。

CMP プロセス P1: VP5000/FSL1531 および CMP プロセス P3: IK2010H/PL6116 は、ウェーハチャック圧力、研磨パッド速度、コンディショニングなどのさまざまなパラメーターを使用した後続の化学機械平坦化ステップを表します。

バルク Si トレンチ内での SiO2 の堆積と、その後の a:Si の堆積およびアニールによる Poly:Si の様子を、図 5 の SEM 画像に示します。

SEM 画像: (a) バルク Si トレンチに堆積した SiO2 (上面図)、(b) 堆積した SiO2 (断面図)、(c) 堆積した a:Si (側面図)、および (d) ポリシリコンにアニールした a:Si ：Si（断面）。

堆積したシリカの上面図と断面図をそれぞれ図5aとbに示し、堆積させたa:Siを側面図で図5cに、アニールしてポリ:Siにしたa:Siを図5cに示します。 . 5d、CMP ステップの直前。非常に重要なのは、SiO2 の厚さが 1 µm を超えることです。これは、ポリ:Si フォトニック層内の PhC キャビティの光学モードを適切に閉じ込め、バルク Si へのエバネッセント結合を回避するために必要です。

代わりに、研磨されたポリ:Si アイランド上に作製された PhC キャビティ (DA および L3 設計) が、図 6 の SEM 画像に示されています。SiO2 アイランド上のポリ:Si は、図 6a では、比較すると異なるグレーの色合いとして表示されます。バルクSi（白い破線で強調表示）への影響は、PhCキャビティセットはピンクの破線の矢印で示されています。これらのセットの1つにおけるPhCキャビティの高倍率を図6bおよびcに示し、図6dは\(45^\circ\)の角度で画像化されたマイクロキャビティを示しています。

堆積したポリ:Si アイランド上にパターン化された PhC キャビティのさまざまな倍率の SEM 画像: (a) 28 倍、PhC はピンクの楕円と破線の矢印で強調表示され、ポリ:Si アイランドは白い破線で区切られています。(b) ) 9740x での遠視野最適化 L3 PhC キャビティ、(c) 25000x での同じキャビティ、穴半径と PhC 周期の SEM 測定、および (d) 45° で画像化された PhC キャビティ。

次のセクションでは、poly:Si キャビティの数値最適化と、実験的に測定された光学性能について説明します。

Poly:Si アイランド上に製造された PhC キャビティは、Ansys を使用した有限差分時間領域 (FDTD) 法によって、最終的な Poly:Si 層の厚さの範囲が 240 ～ 270 nm (CMP 処理後に得られる) になるようにシミュレーションおよび最適化されています。 –Lumerical ソフトウェア。 2D フォトニック結晶キャビティ設計の穴直径 (d) と格子周期 (a) パラメータは、すべての領域にまたがる高い光学性能を備えた設計を実現するために、240、250、260、270、および 280 nm の厚さの値に合わせて最適化されています。実験的な層の厚さの範囲。 DA および L3 2D PhC キャビティ設計が数値シミュレーション用に選択されました。作製されたデバイスの中央キャビティホールのシフトは、22で調査された遠方場最適化のように、法線方向に沿ってPhCキャビティの内外への光結合のかなりの部分を維持しながら、比較的高いQ値を達成するように最適化されています。本質的に Q 値が低下しているにもかかわらず、導波管を接続せずに応答を測定するには、これらのキャビティの遠方界の最適化が必要です。

製造されたポリ Si 材料を正確にシミュレートするために、研磨されたポリ:Si ウェーハの屈折光学定数 n と吸収光学定数 k (それぞれ屈折率と消衰係数) が、光学エリプソメトリー (JA Wollam エリプソメーター) によって測定されました。 600 ～ 1600 nm の広範囲の波長に対応しており、計算で吸収損失を考慮するために、測定値が Lumerical 材料アーカイブにインポートされています。対象範囲（1500 ～ 1600 nm）における、poly:Si の偏光解析データの測定値を図 7 に示します。

エリプソメーターで測定され、Cauchy モデルに適合された、研磨されたポリ:Si ウェーハの実数 (n) と虚数 (k) の屈折率部分の波長に対するプロット。

PhC 六方格子のため、ルーメカルシミュレーションはすべて \(dx=a/25\) および \(dy=a\left(\sqrt{3}/2\right)/25\) のメッシュサイズで実行されました。各軸に沿ったセルの数が整数になるように、\(dz=t/10\) を使用します。\(t\) は、poly:Si の厚さを表します。

厚さ270 nmのpoly:Si DAキャビティ内に閉じ込められた計算された光学モードを図8に示します。図8では、キャビティモードの電場強度のカラーマップがxy平面にプロットされています。図のさまざまなパネルでは、基本モード (モード 1) は単一の強度ピークとローブのない典型的な形状を示していますが、高次モード (モード 2、3、および 4) は、その強度に応じてピークの数が増加していることを示しています。モード次数を増加させます。モード 1、2、3、および 4 は、1578.35 nm で 5.2・106、1559.63 nm で 3.1・105、1568.90 nm で 1.7・104、および 1530.41 nm で 6.1・103 のシミュレートされた Q ファクターを示しました。

厚さ 270 nm のポリ:Si DA PhC キャビティ内に閉じ込められた最初の 4 つの光学モードの xy 平面における電場強度のプロット。 (a) モード 1 (基本モード) と高次モード (b) モード 2、(c) モード 3、および (d) モード 4。

シミュレーションは、異なる堆積シリコン厚さの L3 タイプ PhC キャビティに対して繰り返されました。図 9 は、厚さ 270 nm のそのようなキャビティにおける最初の閉じ込め光モードを示しています。基本モード (モード 1) の計算上の Q ファクターは 1538.08 nm で 5.2 · 105 であり、高次モード (モード 2) の計算上の Q ファクターは 1539.43 nm で 4.1 · 104 です。

厚さ 270 nm のポリ:Si L3 PhC キャビティ内に閉じ込められた最初の 4 つの光学モードの xy 平面における電場強度のプロット。 (a) モード 1 (基本モード) と (b) 高次モード (モード 2)。

EBL とドライエッチングによってバルク Si ウェーハに入れ子になった、研磨された SiO2 アイランド上のポリシリコン上のパターン化された遠視野最適化分散適応 (DA)34 および L3 PhC キャビティは、共鳴散乱技術 35 によって光学的に特性評価されています。図 10 にまとめました。

(a) 共鳴散乱技術によって測定された L3 PhC の光スペクトル、(b) (a) の測定された基本モードのスペクトル。赤い曲線は共鳴のローレンツフィットを表します。(c) L3 の測定された Q 値格子定数が 2 nm ステップで増加するキャビティ、(d) L3 PhC キャビティの光学モードの共振波長と格子定数。異なる色は異なる測定された共振を表します。

図9aは、研磨された厚さ270 nmのpoly:Siアイランド上にパターン化されたL3 PhCキャビティの測定された光スペクトルを示しています。この中で、閉じ込められた光モードは、共鳴散乱技術で予想されるように、ソースベースライン信号からスパイクアウトする強度ピークとして現れます。測定された基本モードの拡大図が図 9b に示されており、FWHM 0.216 nm、ピーク中心波長 1548.31 nm のローレンツ曲線に当てはめられており、測定された Q 値は 7141 になります。格子定数（\(a\)）の増加に伴う同じL3 PhCキャビティ設計のQファクターを図9cに示します。格子定数は2 nmのステップで増加します。測定されたすべての Q 因子は \({10}^{3}-{10}^{4}\) の範囲に収まります。図 9d では、L3 PhC キャビティ設計のさまざまなキャビティモードの測定された共振波長は次のとおりです。格子定数の増加に対してプロットされており（製造されたデバイスではパラメータは 2 nm ずつ掃引されます）、測定されたすべての光学モードに対して非常に線形な挙動を示し、リソグラフィー調整を通じて共振波長をかなり正確に制御できる可能性が得られます。

これらの結果は、次世代光相互接続用のバルク Si ウェーハに埋め込まれた SiO2 上のポリ:Si の 3D 集積アイランド上に比較的高品質の光共振器をパターン化できる可能性を示しています。シリコン島内に配置されたフォトニック結晶共振器は、垂直上方に位置する導波路層を介して他のコンポーネントに接続され得る。光検出器36、変調器37、レーザー32など、さまざまなコンポーネントが垂直結合構成で実証されています。このような構成は、相互接続導波路によってトランジスタに利用できる面積が減らないため、この用途に理想的に適しています。

この作業で使用される処理ステップはすべて CMOS の標準プロセスです (たとえば、浅いトレンチ分離により SiO2 層を提供できます)。ポリシリコンアイランドの製造に続いて、CMOS プロセスを使用して電子コンポーネントとその後の層を製造できます。私たちのアプローチは、後続のCMOSステップが「フォトニックアイランド」に影響を及ぼさないため、完全にCMOS互換です。したがって、このアプローチは、プロセスフローへの中断を最小限に抑えながら、エレクトロニクスとフォトニクスのフロントエンド統合を実現します。

この研究では、化学機械的平坦化とレーザーアニーリングを利用して、サブナノメートルスケールの表面粗さ値を達成する、堆積されたポリ：Si の光学性能を最適化するための製造プロセスの開発について説明します。厚さ 2 μm の SiO2 アイランド上の薄いポリ:Si の製造は、バルク Si ウェハ上で実現され、フォトニック電子統合アーキテクチャにおいてバルク Si 電子層上に統合されたフォトニック層として動作できます。さらに、2D PhC キャビティ (DA および L3 設計) の形式の比較的高 Q の光共振器が、このような Poly:Si アイランド用に開発され、その光学性能が測定され、動作要件と非常に一致する Q 値が得られました。外部共振器レーザーの波長選択共振ミラーとして。これにより、次世代光相互接続用の新しい 3D 統合フォトニック電子コンポーネントに蒸着ポリ:Si 光共振器を採用する可能性が開かれます。

現在の研究中に使用および/または分析されたデータセットは、合理的な要求に応じて責任著者から入手できます。著者は利益相反がないことを宣言します。

デバイスとシステムの国際ロードマップ 2017 年版 – More Moore、ITRS (2019)。

カットレス、I. IBM が最初の 2nm チップを作成します。 www.anandtech.com (2021 年 5 月 6 日に取得)。

サマヴェダム、SB、リッカールト、J.、ベイネ、E.、ロンセ、K.、堀口、N.、トケイ、Z.、ラドゥ、I.、バードン、MG、Na、MH、スペソット、A.、ビーゼマンス、S将来のロジックスケーリング: アトミックチャネルと分解チップに向けて 1.1.1 ～ 1.1.10 IEEE Int. 電子デバイスの出会い。 (IEDM)、(2020)。

デバイスとシステムの国際ロードマップ 2014 年版 – 2.0 FT ホワイトペーパー、システムインテグレーション R1、ITRS (2014)

ナラシンハ、A. et al. 標準の 0.13 µm CMOS SOI テクノロジーで実装された、完全に統合された 4 X 10 Gb/s DWDM 光電子トランシーバ。 IEEE J. ソリッドステート回路 42(12)、2736–2744 (2007)。

記事 ADS Google Scholar

Puers, R.、Baldi, L.、Van de Voorde, M. & Van Nooten, SE ナノエレクトロニクス: 材料、デバイス、アプリケーション第 1 版 (Wiley-VCH、2017)。

Google スカラー

Priya, A.、Srivastava, NA、Mishra, R. 「トリプルメタルゲート (TMG) リセス型 S/D FD-SOI MOSFET の埋め込み酸化膜厚の変化の展望」。マット。科学。上級エレクトロ。エレクトロ。工学 16、380–387 (2018)。

Google スカラー

Holzwarth, CW、Orcutt, JS、Li, H.、Popovic, MA、Stojanovic, V.、Hoyt, JL、Ram, RJ & Smith, HI バルク Si CMOS プロセスにおける強閉じ込めマイクロフォトニクスを可能にする局所基板除去技術。掲載: レーザーと電気光学に関する会議、OSA テクニカルダイジェスト、アメリカ光学協会 (2008)。

オーカット、JSら。最先端のCMOSファウンドリにおけるナノフォトニクス統合。オプション。エクスプレス 19、2335 ～ 2346 (2011)。

記事 ADS CAS Google Scholar

メータ、Ｋ．Ｋ．ら High-Q CMOS 集積フォトニック結晶マイクロキャビティデバイス。科学。議員第 4 号、4077 (2014)。

記事 ADS Google Scholar

Sherwood-Droz, N.、Gondarenko, A.、Lipson, M. バルクシリコンからの酸化シリコンオンインシュレータ (OxSOI): 新しいフォトニックプラットフォーム。オプション。 Express 18、5785 ～ 5790 (2010)。

記事 ADS CAS Google Scholar

Sridaran, S. & Bhave, SA 薄い埋め込み酸化物シリコン・オン・インシュレータ基板上のナノフォトニクス・デバイス。オプション。エクスプレス 18、3850 ～ 3857 (2010)。

記事 ADS CAS Google Scholar

ヤング、IAら。テラスケールコンピューティングのための光 I/O テクノロジー。 IEEE J. ソリッドステート回路 45(1)、235–248 (2010)。

記事 ADS Google Scholar

Pae, S.、Su, T.、Denton, J.、および Neudeck, G. 選択エピタキシャル成長によるシリコン・オン・インシュレーター・アイランドの複数層の製造。 IEEE 電子デバイスレター。 20、194–196 (1999)。

記事 ADS CAS Google Scholar

Ogura, A. SOI 基板の製造方法。1 米国特許 5,888,297、発行日: 1999 年 3 月 30 日。

Bajor Gら。急速熱プロセスを使用してウェーハ接合 SOI 半導体を製造します。米国特許 4,771,016 発行日: 1988 年 9 月 13 日

Preston, K.、Schmidt, B.、Lipson, M. 光ネットワークの大規模 3D 統合のためのポリシリコン光共振器。光学。急行。 15、17283–17290 (2008)。

記事 ADS Google Scholar

ビーバーマン、A.ら。高性能チップマルチプロセッサ用の多層堆積シリコン材料を使用したフォトニックネットワークオンチップアーキテクチャ。ＡＣＭＪ．Ｅｍｅｒｇ．テクノコンピューティング。システム。 7、1–25 (2011)。

記事 Google Scholar

Foresi、JS et al. 多結晶シリコン導波路における損失。応用物理学。レット。 68、2052 (1996)。

記事 ADS CAS Google Scholar

リャオ、リンら。多結晶シリコンストリップ導波路における光伝送損失: 導波路の寸法、熱処理、水素パッシベーション、および波長の影響。Ｊ．Ｅｌｅｃｔｒ．マット。 29、1380–1386 (2001)。

記事 ADS Google Scholar

オーカット、JSら。エミュレートされた大量のエレクトロニクスプロセスで製造された低損失ポリシリコン導波路。光学。エクスプレス 20、7243 ～ 7254 (2012)。

記事 ADS CAS Google Scholar

Zhu, S. et al. アンドープおよびnドープの多結晶シリコンワイヤ導波路における伝播損失。光学。急行。 17、20891–20899 (2009)。

記事 ADS CAS Google Scholar

Kuyken, B. et al. 水素化アモルファスシリコン導波路の非線形特性と非線形処理。光学。急行。 19、B146–B153 (2011)。

記事 CAS Google Scholar

金子和也、井上直人、斉藤信、古武直樹、林裕一：標準のオンチップ高電圧 I/O 用の Cu 配線に InGaZnO を埋め込んだ新しい BEOL トランジスタ (BETr) CMOS LSI 120–121 VLSI テクノロジーに関するシンポジウム、(2011)

トン、Q.-Y. & Gösele、U. 半導体ウェーハの接合: 科学と技術 (Wiley-Interscience、1998)。

Google スカラー

Foresi、JS、Black、MR、Agarwal、AM、Kimerling、LC 多結晶シリコン導波路の損失。応用物理学。レット。 68、2052 (1996)。

記事 ADS CAS Google Scholar

Martinez-Jimenez、G. et al. レーザー結晶化されたアモルファスシリコンの選択エッチングによって生成されたフォトニック微細構造。オプション。メーター。エクスプレス 9、2573 ～ 2581 (2019)。

記事 ADS CAS Google Scholar

アクタス、O.ら。集積フォトニクス用のレーザー加工された多結晶シリコン導波路の非線形特性。オプション。エクスプレス 28、29192 ～ 29201 (2020)。

記事 ADS CAS Google Scholar

Godbole、副社長、Chaudari、SM シリコンのレーザーアニーリング。ブル。メーター。科学。 11、97–108 (1988)。

記事 CAS Google Scholar

Gluschenkov, O. & Jagannathan, H. CMOS 製造におけるレーザーアニーリング。 ECSトランス。 85、11 (2018)。

記事 CAS Google Scholar

Liles, AA、Debnath, K. & O'Faolain, L. シリコンフォトニック結晶共振器ベースの共振反射器を使用した外部共振器レーザーのリソグラフィーによる波長制御。オプション。レット。 41、894–897 (2016)。

記事 ADS CAS Google Scholar

Iadanza, S.、Devarapu, C.、Liles, A.、Sheehan, R. & O'Faoláin, L. アモルファスシリコンベースのフォトニック結晶共振器ミラーを備えたハイブリッド外部共振器レーザー。応用科学。 10、240 (2020)。

記事 CAS Google Scholar

Iadanza, S. et al. 窒化ケイ素回折格子をベースとした熱的に安定したハイブリッドキャビティレーザー。応用オプション。 57、E218–E223 (2018)。

記事 ADS CAS Google Scholar

Welna, K.、Portalupi, SL、Galli, M.、O'Faolain, L. & Krauss, TF 無秩序安定性が向上した新しい分散適応フォトニック結晶キャビティ。 IEEE J. Quantum Electr. 48(9)、1177–1183 (2012)。

記事 ADS CAS Google Scholar

ポルタルピ、SL et al. 高い結合効率と品質係数を実現するファーフィールド最適化を備えた平面フォトニック結晶共振器。オプション。エクスプレス 18、16064 ～ 16073 (2010)。

記事 ADS CAS Google Scholar

Debnath、K. et al. 電気通信波長で動作するオールシリコンフォトダイオードに垂直に結合された誘電体導波管。応用物理学。レット。 102、171106 (2013)。

記事 ADS Google Scholar

Debnath、K. et al. WDM アプリケーション用のカスケード変調器アーキテクチャ。オプション。エクスプレス 20、27420 ～ 27428 (2012)。

記事 ADS Google Scholar

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著者らは、欧州ナノエレクトロニクスネットワーク (Ascent 104)、EU ERC-StG 337508 DANCER、アイルランド科学財団 (SFI) (16/ERCS/3838、SFI12/RC/2276) に感謝の意を表します。

ティンダル国立研究所、リー・モルティングス、ダイク・パレード、コーク、アイルランド

S. イアダンサ、GCR デヴァラプ、A. ブレイク、L. オファオレイン

ミュンスター工科大学、Rossa Avenue、ビショップスタウン、コーク、アイルランド

S. イアダンサ、GCR デヴァラプ & L. オファオレイン

グルノーブルアルプ大学、CEA、LETI、38000、グルノーブル、フランス

P. アコスタドーン & J.-M. ペディーニ

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SI は原稿テキストを書き、poly:Si マイクロキャビティの設計、製造、測定、poly:Si アイランドアーキテクチャの設計を行い、poly:Si マイクロキャビティ gds 抽出用のスクリプトを提供した L.O'FCD でプロジェクトを管理しました。 PAA は、poly:Si と JM.P のレーザーアニーリングと粒径エンジニアリングを担当しました。 CMP後のSiO2アイランド上のpoly:Siの断面SEM。 AB は、CMOS 製造の FEOL および BEOL ステップに関する洞察を提供しました。 L.O'F. プロジェクトを監督し、その概念化を提供しました。 L.O'F. そしてSIは資金を獲得した。著者全員が原稿をレビューしました。

S. イアダンサへの通信。

著者らは競合する利害関係を宣言していません。

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転載と許可

Iadanza、S.、Devarapu、GCR、Blake、A. 他。 CMOS オンチップ統合用の多結晶シリコン PhC キャビティ。 Sci Rep 12、17097 (2022)。 https://doi.org/10.1038/s41598-022-21578-6

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受信日: 2022 年 2 月 9 日

受理日: 2022 年 9 月 29 日

公開日: 2022 年 10 月 12 日

DOI: https://doi.org/10.1038/s41598-022-21578-6

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